Detail SIMULASI SISTEM PENYANDI REED SOLOMON (15,9) BERBASIS VHDL Bibliografi Author: Betsina, Hyronima Wilhelmina ; Tanudjaya, Harlianto (Advisor) Topik: Penyandian Informasi; Metode Red Solomon Bahasa: (ID )     Penerbit: Program Studi Teknik Elektro Fakultas Teknik Unika Atma Jaya     Tempat Terbit: Jakarta    Tahun Terbit: 2006     Jenis: Theses - Undergraduate Thesis Fulltext: Hyronima Wilhelmina Betsina's Undergraduated Theses.pdf (792.0KB; 21 download) Ketersediaan Perpustakaan Pusat (Semanggi) Nomor Panggil: FTE-1546 Non-tandon: tidak ada Tandon: 1  Lihat Detail Induk Abstract Pada sistem komunikasi terjadi proses pengiriman informasi dari sumber ke penerima, komunikasi dikatakan baik bila informasi yang dikirim sama dengan informasi yang diterima. Akan tetapi, pada kenyataannya selama proses pengiriman informasi tersebut akan mengalami gangguan yang dapat menyebabkan error. Pada tugas akhir ini dibahas mengenai penyandian informasi dengan metode Reed Solomon, yaitu penyandi informasi yang dapat dipergunakan untuk mengoreksi error. Penggunaan Very High Speed Integrated Circuit Hardware Description Language (VHDL) sebagai bahasa pemrograman mempunyai keuntungan, yaitu dapat mendeskripsikan hardware elektronika digital. Dari hasil pengujian yang dilakukan dengan program simulasi rangkaian digital, diketahui bahwa sistem penyandi Reed Solomon (15,9) dapat digunakan untuk mengoreksi error sampai 3 buah simbol dengan letak berurutan maupun terpisah. Opini Anda Klik untuk menuliskan opini Anda tentang koleksi ini! Lihat Sejarah Pengadaan  Konversi Metadata   Kembali

Copyright © 2006, 2007 Unika Atma Jaya, all rights reserved