Simulasi Sistem Penyandi Reed Solomon (15,9) Berbasis VHDL  

Oleh:

Hyronima W. B ; Tanudjaya, Harlianto

Jenis: Article from Journal - ilmiah nasional - tidak terakreditasi DIKTI - atma jaya
Dalam koleksi: Elektra: Jurnal Sains dan Teknologi vol. 3 no. 1 (Apr. 2006), page 52-63.
Topik: COMPUTER SYSTEMS; vhdl; computer system

Ketersediaan

Perpustakaan Pusat (Semanggi) Nomor Panggil: EE40 Non-tandon: 1 (dapat dipinjam: 0) Tandon: tidak ada

Lihat Detail Induk

Isi artikel

Pada sistem komunikasi, proses pengiriman informasi dan sumber ke tujuan dikatakan baik bila informasi yang dikirim sama dengan informasi yang diterima. Akan tetapi, pada kenyataannva selama proses pengiriman informasi tersebut akan mengalami gangguan yang dapat menyebabkan error. Pada makalah ini dibahas mengenai penyandian informasi dengan metode Reed Solomon, yaitu penyandi informasi yang dapat dipergunakan untuk mengoneksi error. Penggunaan 1~rvHigh Speed Integrated Circuit Hardware Description Language (VHDL) sebagai bahasa pemrograman mempunyai keuntungan, yaitu dapat mendeskripsikan perangkat elektronika digital. Dan hasil pengujian yang dilakukan dengan program simulasi rangkaian digital, diketahui bahwa sistem penyandi Reed Solomon (15,9) dapat digunakan untuk mengoreksi error sampai 3 buah simbol dengan letak berurutan maupun terpisah.

Opini Anda

Klik untuk menuliskan opini Anda tentang koleksi ini!

Kembali