Desain dan Implementasi Multiplexer 16To 1dengan Time Constraint 5 NS pad FPGA Sprantan 3E  

Oleh:

Octavianus, Karel ; Sereati, Catherine. O

Jenis: Article from Journal - ilmiah nasional - tidak terakreditasi DIKTI - atma jaya
Dalam koleksi: Jurnal Elektro vol. 6 no. 1 (Apr. 2013), page 49-56.
Topik: Arsitektur Behavioral; Arsitektur Struktural; Multiplexer
Fulltext: 49-56 Karel Octavianus; Catherine Olivia Sereati - Bernard.pdf (5.18MB)

Ketersediaan

Perpustakaan Pusat (Semanggi) Nomor Panggil: EE46 Non-tandon: 1 (dapat dipinjam: 0) Tandon: tidak ada

Lihat Detail Induk

Isi artikel

Dalam merancang suatu sistem digital, aspek yang perlu diperhatikan adalah kecepatan (speed), penggunaan daya (power), dan penggunaan daerah silicon (area). Perancangan sistem bertujuan mengoptimalkan ketiga aspek tersebut. Dalam makalah ini dibahas desain dan implementasi multiplexer 16-to-1 dengan time constraint 5 ns. Arsitektur yang digunakan dalam perancangan adalah behavioral. Dengan arsitektur behavioral, compiler yang menentukan letak sel standard dan interkoneksinya. Hasil pengujian menunjukan bahwa waktu tunda 8.424 ns adalah waktu minimum yang dapat dicapai oleh sistem tersebut. Hal ini dapat diketahui dari waktu hasil optimasi yang lebih lambat dari consraint yang digunakan.

Opini Anda

Klik untuk menuliskan opini Anda tentang koleksi ini!

Kembali